Offre d'emploi n° 5556031

Description du poste

<p> </p><p><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">Atos est le<strong> leader européen du High Performance Computing</strong> et délivre des solutions de Calcul Haute Performance parmi les plus performantes au monde afin de résoudre les problèmes scientifiques les plus complexes d'aujourd'hui et de demain.</span></span></p><p><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">Au sein de la <strong>R&D</strong>, l'équipe <strong>ASIC </strong>compte 70 personnes, avec une expérience reconnue en conception et intégration de circuits ASIC complexes.</span></span></p><p> </p><p><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">Dans le cadre de nos développements ASIC, nous recherchons un I<strong>ngénieur en conception RTL</strong>.</span></span></p><p> </p><p><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">Vous participerez à toutes les phases de conception d'un ASIC de la spécification de conception à la production. Vous serez amené à collaborer avec les différentes équipes du projet : architecture, vérification, synthèse et implémentation physique. Vous résoudrez les problèmes rencontrés avec des solutions innovantes et pragmatiques et vous comparerez les différentes options de design en prenant en compte les aspects complexité, consommation et surface silicium.</span></span></p><p> </p><p><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;"><strong>Vos missions :</strong></span></span></p><p> </p><ul><li><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">Rédiger la documentation associée (spécifications fonctionnelles, rapports de conception, spécification d'intégration…)</span></span></li><li><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">Implémenter la description RTL de ces blocs (verilog, SystemVerilog)</span></span></li><li><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">Passer les outils de vérification (Linter, CDC) et de synthèse</span></span></li><li><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">Coopérer avec l'ensemble de l'équipe pour assurer une bonne intégration au niveau top level</span></span></li><li><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">Interagir avec l'équipe de vérification fonctionnelle (définition plan de test, corrections RTL)</span></span></li><li><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">Collaborer avec l'équipe de conception physique (timing, contraintes physique, floorplan)</span></span></li><li><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">Préparer et participer, après livraison de l'ASIC par le fondeur, à sa mise au point</span></span></li></ul><p> </p><p><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;"><strong>Votre profil :</strong></span></span></p><p> </p><p><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">De formation bac + 5 type ingénieur en microélectronique, vous justifiez d'une première expérience (stage) en conception RTL</span></span></p><p><span style="font-size:16px;"><span style="font-family:Tahoma,Geneva,sans-serif;">Maîtrise de l'anglais Indispensable</span></span></p><p> </p>

Merci de vous référer au descriptif de poste qui apparait dans la partie "Mission".